现在的石英晶体振荡器都往高性能方向设计,那什么样的振荡器才称得上高性能呢?普通的振荡器不属于高性能,所谓的高性能指的是具备特殊的低相位抖动,低相位噪声,低G灵敏度,宽温,频率范围大,频率偏差精准度高的,才能被称做高性能.主要应用到高速串行,以太网,局域网,蜂窝,无线,通信,军工等多种高端领域,本文主要为大家讲解,低抖动在高性能的Pletronics Oscillator设计中有多重要,Pletronics晶振公司是美国知名的晶体振荡器制造商.
高速串行总线架构是当今高性能设计的标准.虽然并行总线标准正在发生一些变化,但串行总线在多个市场和设备上建立-计算机,手机,娱乐系统等.串行总线在电路和电路板布局中提供了性能优势和设计简化(更少的迹线).串行数据链路表现为当今知情世界的动脉,因为它们在处理系统中将数据从一个点传输到另一个点.为了确保准确的传送和接收,数字系统中的数据由时钟和数据恢复(CDR)电路控制,该电路然后表现为数据系统中的握手.准确接收和解释数据的关键在于精确了解时钟边缘在任何时间点的”位置”.
由于发送和接收设备可以位于任何地方-从同一桌面到世界的另一端,因此每个不同的位置或环境都会影响时钟晶振边缘从发送数据到发送数据的时间如何漂移.设备接收和解释数据的时间.这些影响很多,包括温度,物理运动/振动,甚至是时钟信号发起的架构.净结果要么是否具有准确数据,否则“不”显然不是任何系统中的选项.对于最终用户而言,这可能意味着较差的体验质量以及对互联网会话和相关服务的干扰(即语音质量差,视频内容的观看体验不均匀或数据文件内容损坏).性能特性是时钟边缘与预期精确度的精确度量,称为“抖动”.通常在测量中使用三种抖动量化:
1.相位/RMS抖动-可被视为精细焦点测量.这通常称为”绝对抖动”,即通过网络分析仪测量信号的相位噪声,通常显示时钟边缘位置的总差异和整体差异(图A);
2.峰值抖动和峰峰值抖动,每个抖动可被视为”过程”测量,并分为两个特征:
一个.周期抖动(又称周期抖动)任何一个时钟周期与理想或平均时钟周期之间的差异-通常通过用示波器测量有源晶振信号周期来揭示(图B),以及湾周期间抖动-任意两个相邻时钟周期的持续时间差异.对于微处理器和RAM接口中使用的某些类型的时钟生成电路而言,这也很重要,并且还可以使用示波器进行测量(图C).抖动性能/规格限制已由ITU-T,Telcordia和IEEE等标准化机构确定.本机以太网(IEEE)上的抖动规范和测试方法与SDH/SONET/SyncE(ITU-T,Telcordia)的规范和测试方法不同.

抖动生成

随着下一代串行标准的数据速率的提高,模拟异常对信号完整性和质量的影响比以往任何时候都大.信号路径中的导体,包括电路板走线,过孔,连接器和布线,表现出更大的传输线效应,回波损耗和反射会降低信号电平,引起偏移,并增加噪声,从而产生抖动.然而,一切都始于基本系统时钟信号(SYSCLK或主时钟).除了时钟信号的显着性能特征之外,创建信号的成本可以在10倍以上变化-取决于所使用的架构和设计方法.为了帮助实现没有过多性能保护带的系统设计(因此成本过高),本文重点介绍用于创建符合每个特定高速串行数据(HSSD)的时钟信号的不同架构的更新.实施方案.特定的抖动类型,定义和一致性测试方法已经有很好的文档记录,这里不再重复.
用于创建系统时钟的流行基础组件是石英晶体振荡器(XO),这是一种已经使用多年的技术.晶体振荡器本身具有固有的抖动特性,其输出抖动将根据设计/电路和单价而变化.智能系统设计人员意识到系统/产品/设计的总成本本身就是一个需要满足的“规范”.本文介绍了每种信号创建方法以及推荐表,以帮助潜在用户承担比必要更高的组件成本.
SYSCLK起源方法
基本的无褶边晶体振荡器采用石英晶体,并与简单的电路一起使用,以在晶体的基本模式下运行,并创建方波输出.该架构为峰峰值和RMS抖动提供了最佳性能,在频率高达50Mhz时通常是最具成本效益的.为了以尽可能低的抖动达到更高的频率,使用称为高频基波(“HFF”)的技术.可以使晶体以其泛音模式之一振动,这发生在基本谐振频率的奇数倍数附近.这种晶体被称为第3,第5,第7......等泛音(OT)晶体.为了实现这一点,振荡器电路通常包括额外的设计元件以选择所需的泛音.相关地,在典型的应用中,可以有效地执行使晶体在其第三泛音上工作以达到高达3x50Mhz=150Mhz的频率的架构.
更高泛音的操作需要更复杂的电路,并且一些振荡器公司正致力于增加石英晶体基本和第三泛音谐振技术,以支持例如70.8333Mhzx3=212.500Mhz的10Gb光纤通道.这些努力的重点是提供最低的抖动主时钟性能-随着数据总线速度的不断提高而需要.尽管如此,这项技术仍处于高级阶段,所有晶体振荡器供应商都无法提供.
已经成功使用的另一种技术是集成整数乘法器.在这些器件中,通过将输入信号锁定到以晶体频率的直接整数倍(2x,3x,4x......等)运行的集成电压控制振荡器,然后二进制分频回到所需的op-,可以提高频率.降低频率.可以采用的另一种方法是谐波乘法.这在技术上类似于晶体泛音利用,不同之处在于来自晶体振荡器(不是晶体)的输出信号乘以整数值.除了电路积分中的损耗和其他折衷之外,抖动性能比直接(即泛音模式的晶体基本)频率产生的因子20LogN(其中N是整数倍增因子)恶化.
因此,尽管基频,谐波和/或谐波频率生成是可能的,但与集成整数乘法相比,这些技术通常成本和复杂性都是过高的,这可以满足抖动要求,尽管余量较小.为了避免任何不必要的成本溢价,设计人员在设计裕量期间需要关注的是计算输出信号抖动的特定带宽.
所使用的第三种技术被称为集成的分数N乘数.这是输入信号的频率可以转换成几乎任何其他相关的频率-整数的地方.例如,25Mhz石英晶体谐振器频率可以通过25.78125的分数乘法转换为644.53125Mhz.由于超出本文预期目的和深度的原因,这会导致最大量的信号抖动.同样,它对于某些系统来说已经足够,并且在215Mhz以上的频率下使用是最具成本效益的.
晶体振荡器输出逻辑
在前一节中,讨论了生成CLK的方法及其如何影响抖动性能.无论实现架构是基本结构还是泛音晶体,N乘法器或分数N乘法器,晶体振荡器还包含依照现有逻辑技术的输出驱动器.输出逻辑兼容性的具体类型可以是低压CMOS(LVCMOS),低压,正电源发射极耦合逻辑(LVPECL),低压差分晶体振荡器信号(LVDS)和/或高速电流控制逻辑(HCSL).输出逻辑类型主要与给定应用类型内的处理设备的逻辑接口的输出频率和/或通用性有关.例如,PCIeSY SCLK的主要逻辑类型是HCSL.
晶体振荡器输出逻辑兼容性通常会使处理器件逻辑的开发滞后6到12个月,有时甚至更长.逻辑翻译器在过渡期间使用.这种情况的一个例子是转换最小化差分信令(TMDS).TMDS用于系统设计中的某些应用(例如:HDMI),但目前不能作为晶体振荡器输出逻辑的选择.输出逻辑类型的重要性在于通过将石英振荡器(和任何附加输出转换设备)连接到处理设备而引入的“接口抖动”的贡献.通常,具有最快转换时间(例如,上升/下降时间)到“眼图”的逻辑类型将导致最低的接口抖动.
选择最佳CLK时钟源设备
无论性能规范,规范要求或特定的PHY芯片组/执行方法如何,最重要的规范都是实现的成本效益.所有商业和工业系统都满足所有性能要求,但总成本高于市场要求,没有任何价值.

正在载入评论数据...

上一篇：NJR Crysta的包装技术

下一篇：Quartz Crystal建模的原理与操作

此文关键字：低抖动晶体振荡器高性能晶振设计

姓名：
邮箱：
验证：
正文：

欢迎光临：深圳市康华尔电子有限公司

技术支持

晶振官方博客

低抖动在Pletronics Oscillator高性能设计中的重要性

相关资讯